module ddr4_fifo_ctrl (
    input rst_n,
    input wr_fifo_wclk, //50MHZ
    input wr_fifo_rclk, //400MHZ
    input rd_fifo_wclk, //400MHZ
    input rd_fifo_rclk, //50MHZ
    input [15:0] wr_fifo_wdata,
    output [127:0] wr_fifo_rdata,
    input [127:0] rd_fifo_wdata,
    output [15:0] rd_fifo_rdata,
    output [7:0] wr_fifo_rcount,
    output [7:0] rd_fifo_wcount,
    input wr_fifo_wen,
    input wr_fifo_ren,
    input rd_fifo_wen,
    input rd_fifo_ren

);

wr_fifo u_wr_fifo (
    .wr_rst(~rst_n),
    .rd_rst(~rst_n),
    .wr_clk(wr_fifo_wclk),
    .rd_clk(wr_fifo_rclk),
    .din(wr_fifo_wdata),
    .wr_en(wr_fifo_wen),
    .rd_en(wr_fifo_ren),
    .dout(wr_fifo_rdata),
    .full(),
    .empty(),
    .rd_data_count(wr_fifo_rcount),
    .wr_data_count()

);

rd_fifo u_rd_fifo (
    .wr_rst(~rst_n),
    .rd_rst(~rst_n),
    .wr_clk(rd_fifo_wclk),
    .rd_clk(rd_fifo_rclk),
    .din(rd_fifo_wdata),
    .wr_en(rd_fifo_wen),
    .rd_en(rd_fifo_ren),
    .dout(rd_fifo_rdata),
    .full(),
    .empty(),
    .rd_data_count(),
    .wr_data_count(rd_fifo_wcount)

);
    
endmodule